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晶圓一哥攻3D IC 結盟兩夥伴
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https://udn.com/news/story/7240/6579443?from=udn-catelistnews_ch2
發布時間：
2022-09-01 01:23 經濟日報／ 記者李孟珊
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2022-09-01 01:23 經濟日報／ 記者李孟珊
原文內容：
台積電強攻3D IC，力晶集團旗下力積電與愛普成為台積電最強夥伴，三家公司已共同完
成全球第一個DRAM與邏輯晶片的「真3D堆疊異質整合技術」，是業界最強的異質整合高頻
寬記憶體（VHM），現已量產中，攜手搶攻高速運算、AI、網通等龐大商機。
台積電總裁魏哲家本周二（30日）在台積電2022年技術論壇台灣場次高喊，半導體業正面
臨三個大改變，第一個就是過往透過電晶體密度提升與微縮已不足以滿足效能升級需求，
需要透過3D IC技術突破來因應，並以堆疊方式強化效能，達到更高運算能力提升，凸顯
未來科技發展中，3D IC的重要性不可言喻。
台積電登高一呼，力積電與愛普積極響應，成為台積電在3D IC布局最強夥伴，三家公司
攜手打造出異質整合高頻寬記憶體（VHM），即DRAM與邏輯晶片的真3D堆疊異質整合技術
。
三方合作關係是由愛普提供VHM，包括客製化DRAM設計及DRAM與邏輯晶片整合介面的VHM
LInK IP，力積電則提供客製化DRAM晶圓代工製造服務，並由台積電負責邏輯製程晶圓代
工及3D堆疊製造服務。
業界指出，此3D整合晶片相對於高頻寬記憶體（HBM），足足有十倍以上的高速頻寬，搭
載超過4GB的記憶體容量，更是7奈米製程邏輯晶片內存SRAM的最大容量的五到十倍，堪稱
「業界最強」。另外，3D封裝技術是以垂直的連接方式將多片晶片直接立體互相堆疊。
愛普說明，2.5D封裝時代的記憶體頻寬受限於矽中介板上可載的橫向連接數量，3D封裝因
為採用垂直連接的方式，其連接數量幾乎不會受限，因此，相較於2.5D封裝，邏輯晶片與
DRAM的3D整合，將可在顯著降低傳輸功耗的同時，大幅提升記憶體頻寬。
台積電、愛普、力積電共同合作打造的該3D整合晶片已開始量產，區塊鏈IC設計公司為第
一批客戶。力積電透露，該款晶片應用於挖礦市場中，已證明其成本和效益都相當優異，
現階段正朝高速運算、AI、網通等應用發展，仍在驗證和推廣中。
在產業趨勢上，愛普認為，隨著全球高速運算市場加速發展，AI應用漸趨多元化，運算需
求不斷提升，進行發展重點將著重於將真3D IC堆疊的異質整合技術建置得更為完整，以
及投入開發CoW uBump（Chip-On-Wafer microBump）技術，看好未來客戶需求將大幅湧現
。
閱讀秘書／3D IC
3D IC是直接把過往連接各晶粒的矽基板拿掉，將好幾片晶粒直接堆疊起來，然後在晶粒
之間挖洞並填入金屬，讓晶粒與晶粒間傳輸訊息的距離縮到最短，不僅訊號傳輸速度更快
，而且把原本散布整個面的IC疊起來，在主機板所占面積也會大幅減少，以因應當下電子
終端產品走向輕薄短小趨勢。
在半導體業邁向先進製程節點的進展中，硬體擴展不斷地受到挑戰，業界需要找到創新的
解決方案來延續摩爾定律，並且降低功耗、提高效能。因此，在同一封裝中將晶片做3D立
體堆疊，和使用矽中介層的多小晶片系統2.5D封裝，已經成為新的解決方案。
心得/評論：
好像是增加記憶體頻寬到運算晶片的速度？
不過邏輯的IC好像不是最高規的 感覺還在找應用市場
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