代PO
小弟在某間外商豬屎屋，才來一年而已研替還沒走完，職位是Digital IC Design Engine
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最近公司部門有新的專案要做
主要是開發新的Power Management 數位化的項目
不過主管人很好也有給我一些選項選擇
1.留在原本的工作項目繼續做開發，但目前就是個Project的接線生而已，還沒有真正參
與到核心的設計，因為原本做的人比較多
2.跟另一位前輩學新的東西，內容包括一些驗證的工具、語言，含System Verilog、Form
al Verification，可能未來上手後會比較快參與架構的設計
想問的是Formal Verification值得學嗎？
不知道其他公司相似的工作有沒有在用
謝謝大家
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※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1659195657.A.701.htmlaerr1樓每個tape out 必備的吧 07/30 23:44
aowen2樓lec不是formal verification 07/30 23:55
→ labbat3樓沒有東西怎麼formal，東西出來了還要formal幹嘛 07/30 23:59
→ yo32294樓是寫SVA吧，增加信心度的一個flow，請前輩們繼續補 07/31 00:03
→ yo32295樓充～ 07/31 00:03
→ Astone6樓學習下constraint沒很難吧 07/31 00:13
→ rogergon7樓跟連連看比起來，你覺得呢？ 07/31 00:28
→ TsmcEE8樓2就是轉dv吧 07/31 00:53
Janlone9樓Formal verification 跟架構設計是兩回事吧，因為ve 07/31 00:59
→ Janlone10樓nder的推廣，最近很多公司是開始使用這類tool，但也 07/31 00:59
→ Janlone11樓就是增加信心的SVA加強版罷了，除非是有標準的規格 07/31 00:59
→ Janlone12樓，in-house 的規格的計算與流程的驗證還是得靠其它 07/31 01:00
→ Janlone13樓環境以及pattern 補足，覺得formal verification 沒 07/31 01:00
→ Janlone14樓那麼神...sv 倒是可以好好學一下 07/31 01:00
kong02815樓最近面外商經驗他們會特別問有沒有用過formal 但我 07/31 08:08
→ kong02816樓覺得前提是你simulation已經夠熟 不然出去還是以s 07/31 08:08
→ kong02817樓imulation為主的職缺更多 07/31 08:08
OBTea18樓有些檢查用formal 快非常多，如果要往大型SOC公司走 07/31 08:40
→ OBTea19樓，這很值得一學，雖然語法就是SVA 07/31 08:40
→ brightest20樓DV不太會參與架構設計 想做設計還是要DE 07/31 09:07
→ CorkiN21樓2那些技能樹都DV的跟架構設計沒啥關係 07/31 09:14
ArgoVesta22樓Formal這些東西大公司都有CAD team幫忙準備tcl 2跟 07/31 09:33
→ ArgoVesta23樓架構一點關係都沒有 你還是當接線生比較有機會 07/31 09:33
twicm24樓Formal 水很深，有無腦Formal 用一些 App，或知道 07/31 09:49
→ twicm25樓自己在幹嘛有策略的使用 FPV. 從IP 出發是不錯的 07/31 09:49
→ twicm26樓選擇。觀念好的話，使用一點 FPV 對設計很有幫助 07/31 09:49
→ twicm27樓。 07/31 09:49
→ twicm28樓正式要用 formal 把關，又是另外一件事了 07/31 09:54
oznga29樓如果你是在外商，formal早已經是必備的verification 07/31 10:18
→ oznga30樓工具（這邊focus在property verification, 但應用 07/31 10:18