我一直以為現在的7nm, 5nm, 3nm都是指Gate length
但是最近看到某博說 閘極長度的奈米節點是用在平面MOS
FinFET的節點都是在說Fin的寬度?!
真的是這樣?
那之後2nm GAA製程節點指的是nano sheet的厚度嗎?
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[討論] 現在說的nm節點是閘極長度還是鰭片寬度?
工作
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我一直以為現在的7nm, 5nm, 3nm都是指Gate length
但是最近看到某博說 閘極長度的奈米節點是用在平面MOS
FinFET的節點都是在說Fin的寬度?!
真的是這樣?
那之後2nm GAA製程節點指的是nano sheet的厚度嗎?
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FableKevinS1樓作業自己寫 01/11 23:06
solartear2樓不要鬧 01/11 23:10
solartear3樓你覺得2nm 的FW能用嗎，用你的膝蓋想想， 有點量子 01/11 23:11
→ solartear4樓力學的嘗試就不會問這種問題 01/11 23:11
kyle52415樓原本intel是這樣命名～但後來學GG命名了 01/11 23:14
→ kyle52416樓nanosheet 就把fin 倒下來......不會比較薄 01/11 23:15
kyle52417樓我是不知道10A後要怎麼掰～一層原子怎麼更薄 01/11 23:18
kyle52418樓而且通道電流要越大越好～其實反而變大才好 01/11 23:20
→ kyle52419樓intel 5nm 改名叫20A~ 01/11 23:22
justicofking10樓早就不是gate length 了 01/11 23:29
Qoo2081111樓假的啦 去看techinsights的reverse engineering上 01/11 23:29
→ Qoo2081112樓面都有去做delayer然後切FIB 01/11 23:29
→ Qoo2081113樓但認真說GG玩HKMG這塊是真的屌 01/11 23:30
steak556614樓學apple啊 重新定義 01/11 23:32
Qoo2081115樓Id變大你要考量到很多short channel effect啊 01/11 23:36
→ Qoo2081116樓GG屌的真的是在pl vp contact和metal1這幾道proces 01/11 23:37
→ Qoo2081117樓s 01/11 23:37
→ winer818樓Metal 1是啥 01/11 23:44
Qoo2081119樓第一層sputter上去的metal 這層和poly基本上都會用 01/11 23:47
→ Qoo2081120樓EUV tool去曝 因為他在design rule上面定義的線寬 01/11 23:47
→ Qoo2081121樓都是最小的 而且也完全不能overlay要吃完能接到cont 01/11 23:48
→ Qoo2081122樓act 不然測WAT直接fail 01/11 23:49
buriburipig23樓去問曲博拉 01/12 00:15
→ winer824樓好奇q大説的 01/12 00:32
→ winer825樓HKMG到metal via 幾乎涵蓋全部一半了吧？ 01/12 00:33
→ buio546226樓跟什麼寬度都沒關，只是命名產品世代 01/12 01:03
astushi27樓改用density去看會比較準 01/12 01:06
gn0121667428樓可以想成第幾代第幾代 世代名稱而已了 01/12 01:08
→ psi272529樓都不是，早就和實際物理尺寸脫鉤了，只是沿用過去命 01/12 01:15
→ psi272530樓名規則而已 01/12 01:15