: 如題，面試某科技廠時被問CMP和BEOL這些方向，結果人資問BEOL為什麼要蓋那麼高（
示
: 意圖）我說訊號傳遞，人資說能不能再清楚一點，然後我也不知道怎麼掰了。回到家還
是
: 在想為什麼要一直堆疊，可是谷歌的結果也是沒答案，各位鄉民知道嗎？
: https://i.imgur.com/EGNtsRB.jpg
認真回覆你的問題，不要說Ptt沒有溫暖
1. 以銅製程CMOS Logic製程而言，channel size從80nm＞55＞40＞28＞20＞1x FinFet，
Device尺寸一直微縮，對應就是你BEOL金屬 routing線就跟著約細密，
然後DUV黃光曝光有極限，當難以Routing時，就會把走線往上延伸一層，
有點類似BEOL 的Metal +Via當contact用。
BTW, 最容易理解的範例就是去找COMS製程內通用的6T SRAM layout 來看，就會看到是其
需要3層Metal來完成，因為Bit
size太細，M1只是將contact 往上拉騰出空間，M2和M3分別完成BL和WL的走線。
2.部分High voltage製程，為了避免金屬走線電壓差過大，所以必須讓開Metal
space，當空間不足以routing時，就必須往上畫。
3.部分RF元件，必須使用電感，因此會有超厚metal的使用。
4.製程需要電容，其中MOM，就是需要METAL和METAL夾的寄生電容。
總結，
一般成熟的CMOS Logic製程都會提供多種metal option給客戶用，不乏有1P10M的選項，
但是越多層Metal，成本越高，cycle time越長，所以能少一層是一層
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cya07312樓長知識了 12/14 19:30
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ming55666樓可以 12/14 19:49
magamanzero7樓CD過了 補回來 12/14 19:54
cathy791238樓好文～ 12/14 19:57
nanpolend9樓專業摩爾定律失效也是因為原子間距離太過接近，已 12/14 19:58
→ nanpolend10樓經是量子物理的範疇 12/14 19:58
Neap11樓推 12/14 20:02
wer5088812樓推 雖然不懂 可是能感受到 12/14 20:12
lucid199413樓雖然看不懂 不過看起來很厲害 12/14 20:16
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lovemost22樓第四點應該叫MIM 12/14 20:49
→ lovemost23樓新的1P17M都有了 12/14 20:50
ts0559381824樓先推 怕被笑看不懂 12/14 20:51
haha5825樓先推 我承認我看不懂 12/14 20:58
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