純軟往ic會遇到的最大困難
就是你之前的學校夠不夠好
科系正不正確而已
verilog說穿了就是比c++簡單
熟c++的要轉verilog根本完全沒難度
但為什麼想轉卻沒人要？
就是學校不夠好科系不正確而已
因為ic的缺就是遠比軟體少
所以ic就是有資格這樣挑人
--
Re: [請益] 純軟往ic演算法易遇到的困難
工作
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純軟往ic會遇到的最大困難
就是你之前的學校夠不夠好
科系正不正確而已
verilog說穿了就是比c++簡單
熟c++的要轉verilog根本完全沒難度
但為什麼想轉卻沒人要？
就是學校不夠好科系不正確而已
因為ic的缺就是遠比軟體少
所以ic就是有資格這樣挑人
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loadingN1樓你不要這麼專業好嘛 01/24 16:55
shikemurajy2樓確實 01/24 17:02
→ shikemurajy3樓最好還純血加實驗室正確 01/24 17:02
→ b1227714樓同事跳去三線豬屎屋上班後，也說艾希低賽叻僅找四 01/24 17:11
→ b1227715樓大碩博畢的。但是做出來的艾希還是不太靈光。 01/24 17:11
SkyFluid6樓應該說語言本身不是重點，verilog語法的確沒cpp難 01/24 17:11
→ SkyFluid7樓。但關鍵是為什麼要這樣設計，時序問題/功耗問題/ 01/24 17:11
→ SkyFluid8樓面積問題，有些算法可以軟體在cpu/gpu上跑，有些就 01/24 17:11
→ SkyFluid9樓是考慮上述因素後得用專用硬體來實現，而這些你沒 01/24 17:11
→ SkyFluid10樓有相關經驗根本無法理解。所以大家才挑學校和實驗 01/24 17:11
→ SkyFluid11樓室（修課/做實驗/研究主題） 01/24 17:11
→ b12277112樓他也目賭了一組艾希團隊被砍掉。 01/24 17:12
→ b12277113樓東西搞爛了。該殺頭還是得殺頭 01/24 17:12
Fukker14樓最好verilog簡單啦 你要亂寫當然簡單 寫好的都可以 01/24 17:26
→ Fukker15樓發paper拿博士了 01/24 17:26
→ hogu13416樓這種把Verilog當C在寫的 難怪面試被直接刷掉XD 01/24 17:34
color52917樓說RTL簡單？你有辦法寫出效能、面積、功耗都最佳的 01/24 17:46
→ color52918樓才是真功夫 01/24 17:46
→ color52919樓你的RTL架構夠棒還可以申請專利咧 01/24 17:48
kkilljeff20樓verilog寫code本來就不難，難的是背後要有的數位電 01/24 18:05
→ kkilljeff21樓路相關知識。做實體IC要考量面積功耗效能。硬體描 01/24 18:05
→ kkilljeff22樓述語言是寫電路，不是單純寫程式好嗎？ 01/24 18:05
→ wuyiulin23樓奇文共賞 01/24 19:10
→ abombterry24樓所以說，要對Verilog 很熟，很想做IC設計的人要去 01/24 19:25
→ abombterry25樓哪一間學校以及什麼實驗室唸才對？ 01/24 19:25
做和演算法有關的當然就會去看你哪個實驗室
其他ic設計說真的就是看tool使用的熟練度
在學校學的那一套在公司用處都不大
一般去公司都要重學一次
但公司當然希望找來的人腦袋夠好
可以最短時間內學的最好
而學校和科系所帶出的學測成績
就是腦袋等級的最好指標
k2005726樓c寫得好verilog就會寫不好因為會用軟體的思維 01/24 20:53
peter9827樓誰說C寫得好 verilog就一定寫不好? 01/24 21:50
→ peter9828樓verilog寫不好不是因為C不好，是電路腦不好 01/24 21:51
leoloveivy29樓功耗跟面積老實說rtl 能貢獻的超少趴數 01/25 01:11
pponywong30樓C可以亂寫 純軟現在很多連C都不用 都用python了 01/25 06:23