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: : → peterlin0224: 一下你們公司有沒有做到這些，沒有的話你去推動，就 05/29 09:
: : → peterlin0224: 是大功一件 05/29 09:
: : 推 peterlin0224: register和pad mux相關IO命名就是指你現在做的IP間 05/29 09:
: : → peterlin0224: 接線wire 的naming ，這個各IP間這兩類連接wire的na 05/29 09:
: : → peterlin0224: ming要先規則化 05/29 09:
: : → peterlin0224: 以上希望可以給你一些啟發 05/29 09:
: 小公司推動這些事情沒你想的這麼簡單: 首先是IP reuse的問題
: 大公司的產品多 所以自然會衍生routine的工作
: 小公司更常見的是IP從third party來
: 改naming這種事情不見得就是有人敢動手的
: 再者也沒有專業的cad team幫忙開發script
我想你誤會我的意思，
我不是要他改IP的IO naming，
而是跟他說top要把各IP的IO接起來的那些wire 的naming要對top register相關的和pad
mux 相關的做規則化，
這些規則化後除了eMacs接線可以自動連之外，
也可以針對 register_setting.v和 pad_mux.v這兩個modules透過excel表來自動產生，
不必手寫這兩個modules，
當然這個要cad team幫忙寫Perl 或python 沒錯….XDDD
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: : → the00772000 : 很正常吧，從接線中去學這條線的用途是什麼，為什 05/29 10:
: : → the00772000 : 麼要a接a,不能a接b，等有初步概念才讓你初步接desig 05/29 10:
: : → the00772000 : n 05/29 10:
: : → the00772000 : 這麼快讓你接design,萬一出包你要賠薪水? 05/29 10:
: : 推 brightest : 其實接線更容易出包 因為很容易驗不到 05/29 10:
: 沒錯 說從接線了解用途根本就是 ooxx: 要理解design最好的方法就是讓新人把
: fsm, I/O defination, clock/reset tree, timing diagram畫出來
: 菜鳥會被叫去做哪些事?
: 簡單來說
: 1. 資深不想做的事情
: 2. 不會導致design挫起來的事情
: 接線嚴格來說並不屬於2.
: : 推 the00772000 : 既然是了解產品規格與設計，當然沒有什麼開發跟研究 05/29 1
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: : → the00772000 : 啊，只有夠熟設計，才能奠基於這些基礎去開發研究新 05/29 10:
: : → the00772000 : 電路 05/29 10:
: : 推 the00772000 : 接線接錯驗不到，要檢討的是驗證做太爛吧... 05/29 10:
: DV沒你想的這麼萬能: 即便有assertion跟coverage輔助
: designer沒有定義好的信號他們是cover不到的
: 特別是一些不常用的sideband
: : 推 getwet : 整合雜事就是多技術含量低，不用意外 05/29 1
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: 大的系統 整合要做的事情很多: 大家就是各司其職 跑一堆flow技術含量就低嗎?
: 要細心做好很多雜事(routine)也是一項能力
: : 推 ayn775437403: DE就這樣啊，哪這麼多東西好開發 05/29 1
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: : 推 ctainan : 接線阿嬤？ 05/29 10:
: : → samm3320 : 核心設計當然不會給轉行來的新人碰 05/29 10:
: : → samm3320 : 新人丟去佈線很常見 05/29 10:
: 新人做最多的是design regression: 或者從各種flow下手也是可以的 (lint, cdc, eco, ...)
: : 推 aowen : 老人只會接的更多… 05/29 1
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: : → OBTea : 大公司和小公司有時剛好相反，接線的都不是新來的 05/29 11:
: 對喔--